专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2019-05-24 公布专利
2019-05-21 公布专利
2019-05-17 公布专利
2019-05-14 公布专利
2019-05-10 公布专利
2019-05-07 公布专利
2019-05-03 公布专利
2019-04-30 公布专利
2019-04-26 公布专利
2019-04-23 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]预置值流水线结构相位累加-CN200510116691.2无效
  • 北京- 清华大学
  • 2005-10-28 - 2006-05-10 - H03L7/197
  • 本发明涉及一种预置值流水线结构相位累加,属于集成电路相位累加设计技术领域。该累加由N-1个预置值相位累加、N-1个D触发、一个NO比特累加和一个K比特D触发单元构成一个N级预置值流水线结构相位累加;第一级累加和N-1个预置值累加的输入端分别与M位频率控制字分成的N路输入数字信号之中的一路相连,N-1个预置值累加的另一输入端分别与频率控制字变化控制信号相连,N-1个D触发分别连接在相邻的两个累加的进位输入端和进位输出端之间,K比特D触发单元的输入端与第二级的预置值相位累加累加和输出端相连本发明可消除大量D触发,并降低输出相位延时,降低功耗,提高频率切换速度。
  • 预置流水线结构相位累加器
  • [发明专利]Σ-Δ转换及其用途-CN200610171930.9有效
  • 德国- 英飞凌科技股份公司
  • 2006-06-27 - 2007-05-30 - H03M3/02
  • 本发明提出一种适合于高时钟频率和快速信号处理的∑-Δ转换。为此,该∑-Δ转换器具有用于提供数据字的信号输入端。时钟信号输入端被设计用于提供时钟信号。该∑-Δ转换包括第一定时操作累加级,该第一定时操作累加级的输入侧连接到信号输入端上。与第一累加级串联连接的至少一个第二定时操作累加级的输入侧耦合到第一累加级的累加输出端上。该∑-Δ转换被设计用于根据每个时钟信号仅在第一和至少一个第二累加级中的一个累加级中对数据字进行处理并且在这一个累加级的累加输出端上输出所处理的数据字。因此,在信号处理期间对时间要求严格的响应仅仅限于当前对数据字进行处理的累加级。
  • 转换器及其用途
  • [发明专利]具有动态反馈的电容测量电路-CN201180005457.6有效
  • 美国- 3M创新有限公司
  • 2011-01-03 - 2012-09-26 - G01R27/26
  • 通常,累加电路耦合到所述电容,并包括累加和开关,所述开关通过第一控制信号所支配的一系列开关控制的充电或放电循环对所述累加充电。所述累加电路根据所述第一累加上的所述电荷提供累加信号。放电电路耦合到所述累加电路,并且包括可选的变流装置,所述放电电路根据第二控制信号对所述累加进行部分放电。控制电路耦合到所述累加电路和所述放电电路,其动态地调节所述第一和/或第二控制信号以将所述累加信号维持在所需范围内。所述动态调节的控制信号可用作所述电容的量度。
  • 具有动态反馈电容测量电路
  • [发明专利]具有积分图像输出的图像感测-CN200910128248.5有效
  • 中国台湾- 财团法人工业技术研究院
  • 2009-03-24 - 2010-09-29 - H04N5/335
  • 一种具有积分图像输出的图像感测,其包括像素电路、线累加及体累加。其中,像素电路中包括多个像素元件,用以提取图像中多个像素的像素值。线累加耦接于像素电路,用以累加图像的目标像素线中第一像素至目标像素的像素值,而获得线像素累加值。体累加耦接于线累加,用以将线累加输出的线像素累加累加至目标像素线的前一条像素线中对应于目标像素的像素积分值以作为目标像素的像素积分值,并输出目标像素的像素积分值以形成积分图像。
  • 具有积分图像输出感测器
  • [实用新型]一种流量累计装置-CN201620433303.7有效
  • 广东- 广东大唐国际潮州发电有限责任公司
  • 2016-05-12 - 2016-11-30 - G01F15/075
  • 本实用新型涉及一种流量累计装置,包括输入模块、多个累加、输出模块,多个累加包括多个分别计量不同数量级数据的累加,多个累加按照数量级依次电连接,输入模块电连接最低数量级的累加累加电连接输出模块;还包括封装外壳,封装外壳将输入模块、多个累加、输出模块封装其内,在封装输入模块的输入端口及输出模块的输出端口位于封装外壳外侧,在封装外壳内部设有散热通道。通过将数据分位数分别存储于不同的累加中,能避免在一个累加内的数据过大,与新输入的数据相加时出现两个加数大小相差较大的情况出现,避免了运算溢出的情况,使得流量累计更加准确。
  • 一种流量累计装置
  • [发明专利]电荷域、模拟域混合型CMOS‑TDI图像传感-CN201710013425.X在审
  • 天津- 天津大学
  • 2017-01-09 - 2017-08-15 - H04N5/374
  • 本发明涉及模拟集成电路设计领域,为降低电荷域累加方案中对电荷传输效率和满阱容量的要求,也降低模拟域累加方案对速度的要求,同时优于单独使用模拟累加方案。本发明采用的技术方案是,电荷域、模拟域混合型CMOS‑TDI图像传感,由像素阵列、电荷域累加、模拟域累加阵列、ADC阵列、移位寄存、时序控制模块构成,像素阵列大小为L列N行,电荷域累加共有M级,模拟域累加阵列为K级,其中N=M×K;电荷域累加是使用CMOS工艺完成CCD功能,即让电荷在相邻势阱中转移,模拟域累加阵列为电容累加方式;先电荷域累加后将信号送到模拟累加中进行第二次累加后形成最终输出
  • 电荷模拟混合cmostdi图像传感器
  • [发明专利]可控制锁存累加的系统与新濠天地线上娱乐-CN03114731.3无效
  • 上海- 上海奇码数字信息有限公司
  • 2003-01-06 - 2004-07-28 - G06F7/49
  • 本发明提供了一种用于在数字信号处理中可控制锁存累加的系统和新濠天地线上娱乐,该系统包括计算单元与控制电路,控制电路用来控制计算单元的操作数和操作方式的选择,计算单元至少包括:逻辑运算单元,配置成完成待处理数据的功能运算;至少一个累加,配置成接收逻辑运算单元的计算结果,并将其与之前暂存的数据累加;标志位寄存,配置成存放计算结果中的各种特征,控制电路包括一控制寄存,在控制寄存中设置了至少一个累加掩码,该至少一个累加掩码对累加进行控制,使得在需要所述计算结果影响标志位寄存,而同时又不希望其影响累加时,累加掩码能够对累加进行锁存。
  • 控制累加器系统新濠天地线上娱乐
  • [实用新型]一种基于相位累加的分数分频-CN201620218146.8有效
  • 北京- 北京东方惠尔图像技术有限公司
  • 2016-03-21 - 2016-08-17 - H03L7/18
  • 本实用新型公开了一种基于相位累加的分数分频,包括:频率控制字模块,用于确定相位累加每次相位的递增量;N位相位累加,与所述频率控制字模块相连,用于在系统时钟的触发下进行相位的累加,并把累加的相位输出;分频电路,与所述N位相位累加相连,把所述N位相位累加输出的相位与预设的值比较,实现占空比可调的分频时钟。本实用新型中相位累加的位数N确定后,根据分频时钟和系统时钟的关系可以计算出频率控制字的值,频率控制字决定相位累加的相位递增量,分频电路根据相位累加输出的相位来输出分频时钟,可以产生占空比可调、分频比在
  • 一种基于相位累加器分数分频器
  • [发明专利]全数字锁相环-CN201210075745.5有效
  • 中国台湾- 联发科技股份有限公司
  • 2008-10-16 - 2012-07-25 - H03L7/085
  • 本发明提供一种全数字锁相环,包含数字环路滤波及跨越数字环路滤波的调制。调制包含第一累加累加放大器及调制放大器。第一累加包含输入端,第一累加的输入端接收调制信号。累加放大器包含输入端与输出端,累加放大器的输入端耦接于第一累加的输出端,且累加放大器的输出端耦接于数字环路滤波的输入端。调制放大器包含输入端与输出端,调制放大器的输入端接收调制信号,且调制放大器的输出端耦接于数字环路滤波的输出端。全数字锁相环用于直接频率调制。
  • 数字锁相环
  • [发明专利]全数字锁相环-CN200810169985.5有效
  • 中国台湾- 联发科技股份有限公司
  • 2008-10-16 - 2009-04-22 - H03L7/085
  • 本发明提供一种全数字锁相环,包含数字环路滤波及跨越数字环路滤波的调制。调制包含第一累加累加放大器及调制放大器。第一累加包含输入端,第一累加的输入端接收调制信号。累加放大器包含输入端与输出端,累加放大器的输入端耦接于第一累加的输出端,且累加放大器的输出端耦接于数字环路滤波的输入端。调制放大器包含输入端与输出端,调制放大器的输入端接收调制信号,且调制放大器的输出端耦接于数字环路滤波的输出端。全数字锁相环用于直接频率调制。
  • 数字锁相环
  • [发明专利]一种高阶ΣΔ噪声整形直接数字频率合成器-CN200410009923.X无效
  • 北京- 中国科学院半导体研究所
  • 2004-12-02 - 2006-06-07 - H03B21/00
  • 一种高阶∑Δ噪声整形直接数字频率合成器,包括:一相位累加、高阶∑Δ噪声整形内插、正弦或余弦查询表、数模转换和低通滤波,其中高阶∑Δ噪声整形内插包括整形累加和延迟电路;外部N位频率字输入到相位累加,相位累加的输出连接到整形累加;整形累加的输出分为作为正弦或余弦相位值的高p位和作为被截断的低N-p位;其中低N-p位输出连接到延迟电路,延迟电路运算输出又返回连接到整形累加;整形的相位值输出连接到正弦或余弦查询表,正弦或余弦查询表的输出再连到数模转换的输入,最后数模转换的输出连到低通滤波的输入。
  • 一种噪声整形直接数字频率合成器

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